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User’s Manual U15905EJ2V1UD
53
CHAPTER 3 CPU FUNCTION
The CPU of the V850ES/SA2 and V850ES/SA3 is based on RISC architecture and executes almost all instructions
in one clock by using a 5-stage pipeline.
3.1
Features
Minimum instruction execution time: 50 ns: Main clock = 20 MHz
(
PD703200, 703201, 703204, 70F3201, 70F3204)
59 ns: Main clock = 17 MHz
(
PD703200Y, 703201Y, 703204Y, 70F3201Y, 70F3204Y)
30.5
s: Subclock = 32.768 kHz
Memory space
Program space: 64 MB linear
Data space:
4 GB linear
Memory block division function: 2, 2, 4, 8 MB/total: 4 blocks
General-purpose registers: 32 bits
× 32 registers
Internal 32-bit architecture
5-stage pipeline control
Multiplication/division instruction
Saturation operation instruction
32-bit shift instruction: 1 clock
Load/store instruction with long/short format
Four types of bit manipulation instructions
SET1
CLR1
NOT1
TST1
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